目前PCB打樣的電子設(shè)計多為集成系統(tǒng)級設(shè)計。 整個項目包括硬件設(shè)計和軟件開發(fā)。 這一技術(shù)特性對 PCB 工程師提出了新的挑戰(zhàn)。

PCB打樣

一、如何在設(shè)計初期合理劃分系統(tǒng)軟硬件功能，形成有效的功能結(jié)構(gòu)框架，避免冗余循環(huán)過程；

其次，如何在短時間內(nèi)設(shè)計出高性能可靠的PCB。 由于軟件的開發(fā)在很大程度上依賴于硬件的實現(xiàn)，只有整機設(shè)計一次通過，才能更有效地縮短設(shè)計周期。 本文探討了新技術(shù)背景下系統(tǒng)板級設(shè)計的新特點和策略。

眾所周知，電子技術(shù)的發(fā)展日新月異，而造成這種變化的主要原因是芯片技術(shù)的進步。 半導體技術(shù)日趨物理化，已經(jīng)達到深亞微米水平。 超大規(guī)模電路已成為芯片發(fā)展的主流。 但是，這種技術(shù)和規(guī)模的變化，給整個電子行業(yè)帶來了很多新的電子設(shè)計瓶頸。 板級設(shè)計也受到了很大的影響。 最明顯的變化之一是芯片封裝種類繁多，如BGA、TQFP、PLCC等封裝類型； 其次，高密度引腳封裝和小型化封裝成為實現(xiàn)產(chǎn)品整體小型化的時尚，如MCM技術(shù)的廣泛應用。 此外，芯片工作頻率的提高也為提高系統(tǒng)工作頻率提供了可能。 這些變化必然會給板級設(shè)計帶來諸多問題和挑戰(zhàn)。 首先，由于高密度管腳和管腳尺寸的物理限制越來越大，導致吞吐量低； 其次，系統(tǒng)時鐘頻率的提高帶來的時序和信號完整性問題； 第三，工程師希望使用更好的工具在PC平臺上完成復雜的高性能設(shè)計。 由此，我們不難看出PCB設(shè)計有以下三個趨勢：

1.高速數(shù)字電路（即高時鐘頻率和快速邊沿）的PCB設(shè)計已成為主流。

2.產(chǎn)品的小型化和高性能化，必然面臨同一板上混合信號設(shè)計技術(shù)（數(shù)字、模擬和射頻混合設(shè)計）帶來的分布效應問題。

3.設(shè)計難度的提高導致傳統(tǒng)的設(shè)計流程和設(shè)計方法，以及PC端的CAD工具已經(jīng)不能勝任當前的技術(shù)挑戰(zhàn)。 因此，EDA軟件工具平臺從UNIX向NT平臺轉(zhuǎn)移已成為業(yè)界公認的趨勢。

pcb打樣高速數(shù)字系統(tǒng)PCB板解決方案

一般情況下，當信號互連延遲大于邊沿信號翻轉(zhuǎn)閾值時間的20%時，板子上的信號走線會表現(xiàn)出傳輸線效應，即走線不再是表現(xiàn)出集總的簡單走線表現(xiàn) 參數(shù)，而是分布參數(shù)效應。 本設(shè)計為高速設(shè)計。 在高速數(shù)字系統(tǒng)的設(shè)計中，設(shè)計人員必須解決寄生參數(shù)——實時序列和信號完整性——導致的誤切換和信號失真問題。 目前，這也是高速電路設(shè)計者必須解決的瓶頸問題。

傳統(tǒng)物理規(guī)則驅(qū)動的pcb打樣

我們可以發(fā)現(xiàn)，在傳統(tǒng)的高速PCB電路設(shè)計中，電氣規(guī)則設(shè)置和物理規(guī)則設(shè)置是分開的。 這帶來了以下缺陷：

在PCB設(shè)計初期，工程師需要花費大量精力進行詳細的前后端（即邏輯建立物理實現(xiàn)）分析，規(guī)劃出滿足電氣要求的物理走線策略。

高速效果是一個復雜的課題，不是簡單地控制布線和平行線的長度就能達到的。

設(shè)計者難免會面臨這樣的困境，即帶有虛假元件的物理規(guī)則在實際布線中并不適用，不得不反復修改規(guī)則，使之具有實用性。

布線完成后，可以使用post validation工具進行分析。 但是，如果發(fā)現(xiàn)問題，工程師必須返回設(shè)計并調(diào)整結(jié)構(gòu)或規(guī)則。 這是一個循環(huán)冗余的過程。 這將不可避免地影響上市時間。

當設(shè)計中只有幾個或幾十個關(guān)鍵網(wǎng)絡時，物理規(guī)則驅(qū)動可以很好地完成設(shè)計任務； 但是當設(shè)計中有成百上千個線網(wǎng)時，物理規(guī)則驅(qū)動的方法就完全不能勝任設(shè)計任務了。 電子技術(shù)的發(fā)展呼喚新的方法和工具來解決設(shè)計面臨的瓶頸問題。 為了解決物理規(guī)則驅(qū)動高速設(shè)計的缺陷，業(yè)內(nèi)從事高速數(shù)字電路設(shè)計EDA工具研發(fā)的有識之士提出了實時電氣規(guī)則驅(qū)動物理布局布線的思想三 年前，改革了高速數(shù)字化的設(shè)計思路。

PCB設(shè)計

一種新的電氣規(guī)則驅(qū)動的pcb打樣：互連綜合

互連綜合是實時電氣規(guī)則驅(qū)動方法的典型術(shù)語，即在物理布局布線過程中，互連綜合器根據(jù)電氣規(guī)則的約束進行實時分析，提取滿足要求的布線策略 的設(shè)計師，并使設(shè)計一次成功。 該方法通過互連綜合將電氣要求和物理實現(xiàn)準確地結(jié)合起來，從根本上消除了物理規(guī)則驅(qū)動方法的缺陷。

pcb打樣互連集成流程如下：

在工具中輸入噪聲約束和時序約束規(guī)則；

時序控制布局，滿足時序約束；

進行信號完整性預優(yōu)化；

板級集成，確保關(guān)鍵線路網(wǎng)絡滿足電氣要求；

完成普通電線網(wǎng)絡的布線；

綜合布線優(yōu)化。

電氣規(guī)則驅(qū)動方法可以在設(shè)計布局和布線之前有效地評估質(zhì)量，檢測信號失真，并確定匹配網(wǎng)絡拓撲和合適的終端匹配結(jié)構(gòu)和電阻值。 布局布線完成后，可以進行后期驗證，用軟件示波器直觀檢測波形。 此時發(fā)現(xiàn)的時序和失真問題可以通過路由綜合優(yōu)化功能來解決。

pcb打樣金具組合及設(shè)計流程

現(xiàn)在很多EDA廠商都可以提供高速系統(tǒng)PCB設(shè)計的EDA工具，幫助用戶在該領(lǐng)域有效提高設(shè)計質(zhì)量，縮短設(shè)計周期。 在應用電規(guī)則驅(qū)動方法的EDA系統(tǒng)板級工具中，最具代表性的是MentorGraphICs ICX軟件包。 最早提出互聯(lián)集成概念，也是業(yè)界最成熟的工具組合。 該軟件包具有即插即用的特點，是目前業(yè)界比較流行的。 可以集成到眾多廠商PCB的經(jīng)典EDA設(shè)計流程中。

PCB打樣混合信號設(shè)計方案

隨著設(shè)計的小型化成為時尚，消費者需要高性能和低成本的商品。 為適應市場競爭，廠商要求研發(fā)人員在最短時間內(nèi)開發(fā)出不同類型、不同功能配置的高性能低成本產(chǎn)品，以占領(lǐng)市場。 這給設(shè)計者帶來了許多新的設(shè)計挑戰(zhàn)。 例如在同一基板上采用數(shù)?；旌霞夹g(shù)，甚至射頻技術(shù)，達到設(shè)計小型化和產(chǎn)品功能提升的目的。 風靡全球的手機就是一個典型的例子。 業(yè)界也有相應的解決方案——設(shè)計團隊、并行設(shè)計、推導和設(shè)計重用是最典型的策略。

pcb打樣的傳統(tǒng)串行設(shè)計

即pcb工程師完成所有前端電路設(shè)計后，轉(zhuǎn)交給物理板級設(shè)計師完成后端實現(xiàn)。 設(shè)計周期是電路設(shè)計時間和板級設(shè)計時間的總和。 在小型化成為主流設(shè)計思想，混合技術(shù)被廣泛采用后，串行設(shè)計方法就落伍了。 必須創(chuàng)新設(shè)計方法，使用強大的EDA工具輔助設(shè)計人員進行設(shè)計，以滿足及時上市的要求。 眾所周知，我們每個人不可能成為所有領(lǐng)域的專家，也不可能在短時間內(nèi)最好最快地完成所有工作。 設(shè)計團隊的概念就是在這樣的背景下提出并得到廣泛應用的。 目前很多公司都是采用設(shè)計團隊合作的方式進行產(chǎn)品開發(fā)。 即根據(jù)設(shè)計的復雜程度和不同的功能模塊，將整個設(shè)計分成不同的功能BLOCK塊，不同的設(shè)計人員和開發(fā)人員并行設(shè)計邏輯電路和PCB板； 然后在設(shè)計的頂層，將每個BLOCK塊的最終設(shè)計結(jié)果作為“器件”調(diào)入，形成整板設(shè)計。 這種方法稱為 PCB 設(shè)計重用。 通過這種方法，我們可以看到它可以大大縮短設(shè)計周期。 設(shè)計時間只是耗時最多的BLOCK塊的設(shè)計時間和后端接口連接處理的時間之和。

pcb打樣工具的標準化和第三方工具的集成

目前有多家廠商從事PCB設(shè)計自動化（EDA）工具的開發(fā)，如Cadence、Synopsis、MentorGraphics為主要的EDA工具供應商； 此外，還有許多其他 EDA 制造商。 EDA涉及領(lǐng)域廣泛，包括網(wǎng)絡、通信、計算機、航空航天等，產(chǎn)品涉及系統(tǒng)板卡設(shè)計、系統(tǒng)數(shù)字/中頻模擬/數(shù)模混合/射頻仿真設(shè)計、系統(tǒng)IC/ASIC/FPGA設(shè)計/仿真/ 驗證、軟硬件協(xié)同設(shè)計等。任何EDA供應商都很難提供最強的設(shè)計流程來滿足各種用戶的不同設(shè)計需求。 從市場份額來看，Cadence的強勢產(chǎn)品是IC板卡設(shè)計和服務，Synopsis的強勢產(chǎn)品是邏輯綜合，MentorGraphics的強勢產(chǎn)品是PCB設(shè)計和深亞微米IC設(shè)計驗證和測試。 毫無疑問，現(xiàn)代電子設(shè)計越來越依賴于 EDA 工具和技術(shù)。 EDA廠商采用產(chǎn)品標準化的方式來滿足用戶的需求。 許多設(shè)計師在設(shè)計過程中采用了多家公司的強大產(chǎn)品，形成了最佳的設(shè)計流程。 EDA廠商提高了自身強大產(chǎn)品的兼容性和集成第三方產(chǎn)品的能力，以滿足用戶的潛在需求。

pcb打樣衍生技術(shù)

以民用產(chǎn)品為主的pcb廠商，為了滿足不同層次用戶的需求，往往需要開發(fā)不同功能和檔次的產(chǎn)品來占領(lǐng)市場。 以往我們往往采用不同的設(shè)計流程來開發(fā)不同功能的產(chǎn)品，即用不同的設(shè)計數(shù)據(jù)生產(chǎn)不同功能的板來實現(xiàn)產(chǎn)品。 缺點是增加了成本和延長了設(shè)計周期，增加了產(chǎn)品的人為不可靠因素。 現(xiàn)在很多廠家采用衍生技術(shù)來解決上述問題，即從同一個設(shè)計工藝數(shù)據(jù)中衍生出不同功能系列的產(chǎn)品，以達到降低成本和提高質(zhì)量的目的。 為了滿足用戶的需求，許多EDA廠商在產(chǎn)品中加入了Derived Rule Check（DRC）功能，例如MentorGraphics的boardstation、Zuken Redac等。以boardStation為例，它提供了完整的功能，從 前端電路設(shè)計派生功能模塊分配到后端物理版圖規(guī)則檢查、不同派生產(chǎn)品的元器件明細表生成、生產(chǎn)加工數(shù)據(jù)繪圖數(shù)據(jù)和加工裝配圖等，從而 徹底結(jié)束這種PCB設(shè)計難題。