SDRAM原理設(shè)計(jì)及PCB設(shè)計(jì)布局規(guī)則
與傳統(tǒng)的SDRAM接口電路相比,注冊(cè)式SDARM電路對(duì)電路電參數(shù)的設(shè)計(jì)約束相對(duì)寬松,設(shè)計(jì)時(shí)基本不考慮主控芯片的驅(qū)動(dòng)能力; 但由于Registered SDRAM也是一種高速接口電路,其電路設(shè)計(jì)也應(yīng)遵循一定的規(guī)則,以保證所設(shè)計(jì)電路的可靠性和穩(wěn)定性。
(一)原理設(shè)計(jì)規(guī)則
① 各芯片時(shí)鐘輸入端設(shè)計(jì)相位調(diào)整電容。 電容值可設(shè)置為10pF,可根據(jù)測(cè)量數(shù)據(jù)進(jìn)行調(diào)整。
② 在每個(gè)SDRAM芯片的數(shù)據(jù)引腳中,串聯(lián)設(shè)計(jì)了匹配電阻。 匹配電阻值可設(shè)置為l0Ω。
③ 每個(gè)鎖存器芯片的鎖存時(shí)鐘使用時(shí)鐘擴(kuò)展電路的不同輸出時(shí)鐘。
④ 每個(gè)SDRAM芯片的輸入時(shí)鐘采用不同的時(shí)鐘擴(kuò)展電路的輸出時(shí)鐘。
⑤ 在時(shí)鐘擴(kuò)展芯片的時(shí)鐘輸出引腳處設(shè)計(jì)串聯(lián)匹配電阻。 匹配電阻值可設(shè)置為l0Ω。
⑥ 鎖存器芯片的輸出端設(shè)計(jì)有串接匹配電阻。 匹配電阻值可設(shè)置為lOΩ。
(二) 主板走線規(guī)則
① SDRAM數(shù)據(jù)線:從MPC824l到同一SDRAM芯片的數(shù)據(jù)信號(hào)走線需要控制等長(zhǎng),長(zhǎng)度誤差控制在±5%以內(nèi)。
② SDRAM地址/控制線:鎖存芯片到SDRAM芯片的地址/控制信號(hào)走線需控制等長(zhǎng),長(zhǎng)度誤差應(yīng)控制在±5%以內(nèi)。
③時(shí)鐘擴(kuò)展電路輸出2路鎖存時(shí)鐘給鎖存芯片。 其走線需控制等長(zhǎng),長(zhǎng)度誤差控制在±27mm以內(nèi)。
④時(shí)鐘擴(kuò)展電路輸出4路時(shí)鐘到SDRAM芯片,其走線需要控制等長(zhǎng),長(zhǎng)度誤差控制在±1 27 mm以內(nèi)。
⑤鎖存器芯片到SDRAM芯片的地址/控制信號(hào)與時(shí)鐘擴(kuò)展電路到對(duì)應(yīng)SDRAM芯片的時(shí)鐘線長(zhǎng)度基本相同,長(zhǎng)度誤差控制在±5%以內(nèi)。
⑥時(shí)鐘擴(kuò)展電路的反饋時(shí)鐘走線長(zhǎng)度基本等于時(shí)鐘擴(kuò)展電路到SDRAM芯片的平均時(shí)鐘走線長(zhǎng)度,長(zhǎng)度誤差控制在±10%以內(nèi)。
⑦M(jìn)PC824l與SDRAM芯片之間的數(shù)據(jù)線、地址線、控制線、時(shí)鐘線的走線長(zhǎng)度基本相等,長(zhǎng)度誤差控制在±10%以內(nèi)。
(三)布局規(guī)則
① 所有調(diào)相電容均置于接收端附近。
② 所有時(shí)鐘串聯(lián)匹配電阻均靠近發(fā)送端放置。
③SDRAM芯片數(shù)據(jù)引腳的串行匹配電阻靠近SDRAM芯片。
④鎖存芯片輸出端串聯(lián)匹配電阻靠近輸出端放置。
(四)其他設(shè)計(jì)規(guī)則
① 每根接線均進(jìn)行阻抗控制,即單端線采用50Ω阻抗。
②芯片的電源引腳必須配備去耦電容,電容值為O一μF。原則上每個(gè)電源引腳都必須設(shè)計(jì)去耦電容,并盡可能靠近電源引腳布置。
③ 完整的地層和供電層至少應(yīng)保證地層完整。
④時(shí)鐘信號(hào)盡量走內(nèi)層,以減少EMI。
(五)設(shè)計(jì)電路的調(diào)試
按照上述規(guī)則設(shè)計(jì)的硬件PCB電路只需稍微調(diào)整相位調(diào)整電容即可穩(wěn)定工作在100 MHz SDRAM時(shí)鐘下。 調(diào)相電容的范圍一般為5~15pF。 如果定時(shí)參數(shù)余量足夠,調(diào)相電容也可以不焊接。
----電路板廠家將講解SDRAM原理設(shè)計(jì)以及電路板設(shè)計(jì)的布局規(guī)則。
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