超越 PCB：高速問題的系統(tǒng)級考慮

當(dāng)系統(tǒng)從數(shù)百兆發(fā)展到數(shù)十千兆時(shí)，芯片設(shè)計(jì)、封裝設(shè)計(jì)和系統(tǒng)設(shè)計(jì)不再能夠分開考慮。 對于高端產(chǎn)品，設(shè)計(jì)芯片時(shí)要考慮封裝設(shè)計(jì)和系統(tǒng)設(shè)計(jì)。

在排除軟件本身的問題之后，如何簡化流程，減少工程師在過程中的失誤，讓工程師能夠?qū)⒏嗟木ν度氲皆O(shè)計(jì)中，讓產(chǎn)品盡快進(jìn)入市場也成為了我們需要解決的內(nèi)容。 EDA廠商正在考慮。

通常，系統(tǒng)上的連接線從硅的 I/O 開始，穿過封裝的凸塊和子集，到達(dá)封裝引腳，然后穿過 PCB 到達(dá)其他封裝引腳、子集、凸塊和 I /O 芯片。 芯片、封裝和電路板是三個(gè)不同的領(lǐng)域。 以前的工程師在設(shè)計(jì)時(shí)沒有考慮周全，也不知道其他工程師的想法。 但隨著設(shè)計(jì)頻率的提高、芯片面積的縮小、設(shè)計(jì)周期的縮短，廠商在設(shè)計(jì)芯片時(shí)應(yīng)兼顧封裝設(shè)計(jì)和PCB設(shè)計(jì)，將三者有效結(jié)合起來。 陳蘭冰表示，“這個(gè)時(shí)候，無論是從信號完整性還是設(shè)計(jì)周期的角度，我們都應(yīng)該同時(shí)考慮SilICon Package board的設(shè)計(jì)，協(xié)調(diào)好它們之間的相互關(guān)系。比如有時(shí)會出現(xiàn)時(shí)序問題，很難解決。” 在 PCB 中解決，但在封裝中可以輕松解決?！?/p>

CADence作為系統(tǒng)級工藝設(shè)計(jì)的積極倡導(dǎo)者，其Allegro平臺涵蓋板級設(shè)計(jì)和封裝級設(shè)計(jì)，可以與Cadence的其他多個(gè)芯片設(shè)計(jì)平臺連接，形成完整的設(shè)計(jì)鏈，實(shí)現(xiàn)有效的數(shù)據(jù)交換和通信。 此外，Cadence的VSIC（Virtual System InterConnect）設(shè)計(jì)方法是一種全新的Silicon Package Board協(xié)同設(shè)計(jì)方法，可以讓工程師在設(shè)計(jì)初期就考慮到整個(gè)系統(tǒng)帶來的時(shí)序或信號完整性問題，解決了設(shè)計(jì)中的一大瓶頸。 千兆赫信號的設(shè)計(jì)。

---- 電路板組裝及電路板加工廠商講解高速高密度PCB設(shè)計(jì)面臨的新挑戰(zhàn)：系統(tǒng)級的高速考慮。