PCB電路設計中的八個錯誤以及PCB布局審查的原則

現(xiàn)象一：該板PCB設計要求不高，所以采用較細的線路自動布

注釋：自動布線必然會占用更大的PCB面積，并且產(chǎn)生的過孔比手動布線多很多倍。 在大批量的產(chǎn)品中，PCB廠商降價考慮的因素除了商業(yè)因素外，還有線寬和過孔數(shù)量。 它們分別影響PCB的良率和鉆頭的消耗，節(jié)省供應商的成本，從而找到降價的理由。

現(xiàn)象二：這些總線信號是有阻力拉的，這讓我放心了。

注釋：信號需要上拉和下拉的原因有很多，但并不是所有的情況都需要上拉和下拉。 上下拉動電阻來拉動一個簡單的輸入信號，電流就會小于幾十微安。 但拉一個驅(qū)動信號，電流就會達到毫安級。當今的系統(tǒng)通常使用 32 位地址數(shù)據(jù)，并可能使用 244/245 隔離總線和其他信號。如果拉高，這些電阻會消耗幾瓦的功耗。

現(xiàn)象三：CPU和FPGA這些未使用的I/O口如何處理？ 先讓它空，后讓它空。

注釋：如果將未使用的I/O端口懸空，來自外界的一點干擾就可能成為反復振蕩的輸入信號。 MOS器件的功耗基本上取決于門電路的翻轉(zhuǎn)次數(shù)。 如果拉高的話，每個引腳也會有微安電流，所以最好的辦法就是設置為輸出（當然外面不能接其他驅(qū)動信號）。

現(xiàn)象四：這個FPGA還剩下這么多門，你可以盡情發(fā)揮。

注釋：FGPA的功耗與所使用的觸發(fā)器數(shù)量和翻轉(zhuǎn)次數(shù)成正比，因此同一類型的FPGA在不同電路中不同時刻的功耗可能相差100倍。盡量減少觸發(fā)器的數(shù)量是降低FPGA功耗的根本途徑。

現(xiàn)象五：這些小芯片的功耗很低，無需考慮

注釋：內(nèi)部不太復雜的芯片很難確定其功耗。主要由引腳上的電流決定。一顆ABT16244在無負載的情況下消耗電流不到1mA，但它的指標是每個引腳可以驅(qū)動60mA的負載（比如匹配幾十歐的電阻）。即滿載最大功耗可達60*16=960mA。當然，電源電流太大，熱量落在負載上。

現(xiàn)象六：內(nèi)存中控制信號過多。 我只需要在這塊板上使用 OE 和 WE 信號。 只需將芯片選擇接地，這樣在讀取操作期間數(shù)據(jù)就會更快地輸出。

注釋：大多數(shù)存儲器在片選有效時（無論OE和WE）的功耗會比片選無效時大100倍以上。 因此，應盡可能采用CS來控制芯片，在滿足其他要求的情況下，片選脈沖的寬度應盡可能縮短。

現(xiàn)象七：為什么這些信號會超調(diào)？ 只要比賽好就可以淘汰。

注釋：除少數(shù)特定信號（如100BASE-T和CML）外，均存在過沖現(xiàn)象。只要不是很大，就不需要匹配，即使匹配不是最好的。例如TTL的輸出阻抗小于50歐姆，有的甚至20歐姆。如果還使用這么大的匹配電阻，電流會很大，功耗難以接受，而且信號幅度會太小而無法使用。另外，一般信號在高輸出電平和低輸出電平時的輸出阻抗是不一樣的，沒有辦法做到完全匹配。因此，TTL、LVDS、422等信號的匹配只要能實現(xiàn)過沖即可。

現(xiàn)象八：降低功耗是硬件人員的事，而不是軟件的事。

注釋：硬件只是舞臺，軟件才是歌手。 總線上幾乎每個芯片的訪問以及每個信號的翻轉(zhuǎn)幾乎都是由軟件控制的。 軟件是否可以減少對外部存儲器的訪問次數(shù)（多使用寄存器變量，多使用內(nèi)部CACHE等）及時響應中斷（中斷通常為低電平，有上拉電阻）等針對具體板子的具體措施 將為降低功耗做出巨大貢獻。

PCB布局審查的原則

1、系統(tǒng)布局能否保證合理或優(yōu)化布線，能否保證可靠布線，能否保證電路工作的可靠性。在布局時，需要對信號方向和電源、地網(wǎng)絡有一個整體的了解和規(guī)劃。

2、印制電路板尺寸是否與加工圖紙尺寸一致，是否符合PCB制造工藝要求，是否有行為標記。這需要特別注意。很多PCB板的電路布局和布線都設計得精美合理，但卻忽視了定位連接器的精確定位，導致設計的電路無法與其他電路連接。

3、 組件在2D和3D空間中是否存在沖突。 注意設備的實際尺寸，尤其是設備的高度。 焊接時未布置的元件高度一般不超過3mm。

4、元件布局是否密集、有序、有序，分布是否完整。 在元件布局時，不僅要考慮信號的方向和類型、需要注意或保護的地方，還要考慮元件布局的整體密度，做到密度均勻。

---- 電路板廠家講解電路板電路設計的八大錯誤以及PCB布局時審PCB圖紙的原則。